Nova Original XC18V04VQG44C Macula Stock FPGA Field Programmable Gate Array Logic IC Chip Integrated Circuits
Product attributa
| EXEMPLUM | DESCRIPTIO |
| Categoria | Integrated Circuitus (IC) |
| Mfr | Intel Xilinx |
| Series | - |
| sarcina | Tray |
| Product Status | Obsoletum |
| Programmable Type | In Ratio Programmable |
| Memoria Location | 4Mb |
| Voltage - Supple | 3V ~ 3.6V |
| Operating Temperature | 0°C ~ 70°C |
| Adscendens Type | Superficie montis |
| Sarcina / Case | 44-TQFP |
| Elit Fabrica Package | 44-VQFP (10×10) |
| Basis Product Number | XC18V04 |
Documenta & Media
| RESOURCE EXEMPLUM | LINK |
| Datasheets | XC18V00 Series |
| Environmental Information | Xiliinx RoHS Cert |
| PCN Obsolescene/EOL | Multae machinae 01/Jun/2015 |
| PCN Part Status Change | Partes Reactivated 25/Apr/2016 |
| HTML Datasheet | XC18V00 Series |
Environmental & Import Classifications
| TRIBUO | DESCRIPTIO |
| RoHS Status | ROHS3 Compliant |
| Humorem Sensitivity Level (MSL) | 3 (168 Hours) |
| SPATIUM Status | SPATIUM Unaffected |
| ECCN | 3A991B1B1 |
| HTSUS | 8542.32.0071 |
Additional Resources
| TRIBUO | DESCRIPTIO |
| Latin Package | 160 |
Xilinx Memoria - configurationis Proms ad FPGAs
Xilinx seriem XC18V00 in instrumenti programmabilis configurationis PROMs inducens (Figura 1).Devices in hac 3.3V familia includunt 4-megabit, a 2-megabit, 1-megabit, et 512-kilobit PROM, quod facilem tousam, sumptus efficacem methodum reprogrammandi ac recondendi Xilinx FPGA conformationem bitsuum praebent.
Quando FPGA est in modo Magistri Serial, configurationem horologii generat quod agit PROM.Brevis accessus temporis post CE et OE permittit, data in PROM DATA (D0) paxillus, qui FPGA DIN acu iungitur.Novae notitiae brevi accessu temporis praesto sunt post horologii marginem quemque ortu.FPGA congruentem numerum pulsus horologii generat ad configurationem perficiendam.Cum FPGA in Servili modo Serial, PROM et FPGA horologium externum cluduntur.
Cum FPGA inest modus MAP Magistri Selecti, conformationem horologii FPGA generat, quod proM agit.Cum FPGA sit in Slavo Parallelo vel Slavo MAP modus Selectae, oscillator externus generat horologium conformationem, quae PROM et FPGA agit.Postquam CE et OE permittuntur, data in DATA PROM (D0-D7) praesto sunt.Novae notitiae brevi accessu temporis praesto sunt post horologii marginem quemque ortu.Notitia in FPGA in sequenti ortu CCLK marginem claudatur.Liber cursus oscillator in servili Parallel vel Slavi MAP modis selectis adhiberi potest.
Plures machinis cascades possunt utendo CEO output ad CE initus sequentis notae depellendi.Horologia initibus et DATA outputs omnium PROMs in hac catena inter se conectuntur.Omnes cogitationes compatibles sunt et cascades possunt cum aliis familiae membris vel cum XC17V00 programmabili serial PROM familiae.
